DSP to nie dla DIY ?

[SomekPoland]

To znaczy co przerabiałeś (to nie jest żadna ironia tylko naprawdę jestem ciekawy) ?

 

Plan był prosty. Poprawić sekcję wyjściową z odtwarzacza Marantz CD63. Co do konieczności aż takiego tłumienia, to był pomysł wykładowcy mojego, jako rozwiązania maksymalizującego działanie i brzmienie przetwornika. Ja dodałem w pełni symetryczną architekturę, a razem skreśliliśmy indukcyjności z projektu. Jak zerkniesz do schematu tego odtwarzacza, to istotnie jest tam pułapka rezonansowa na te 350kHz (jest w nim 8 krotny OS). Projekt upadł, kiedy wyszedł mi z tego 3 stopniowy układ szóstego rzędu na opampach symetrycznych. Koszt wykonania już mocno wykroczył poza cenę odtwarzacza.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

Masz ten blok, potrafisz napisać - czy nie, pytanie jest proste, jeżeli będzie mnie stać to kupię.

Nie masz - nie krąż wymyślając coraz dziwniejsze odpowiedzi.

 

Widzisz rzecz w tym, że ja jestem naprawdę starej daty więc i moje podejście do projektowania układów a cyfry w szczególności jest także starej daty to znaczy, że VHDL na chwilę obecną jest dla mnie powiedzmy tabula rasa a wszystko co dotychczas realizowałem to było projektowanie na bazie układów logicznych dostępnych w postaci scalaków TTL-LS i pochodnych uzupełnianych ECL'ami tam gdzie to było niezbędne ze względu na szybkość działania. Za jakiś (dziś raczej trudny do przewidzenia, wszystko będzie zależało od okoliczności) będę w stanie Ci bardzo konkretnie odpowiedzieć czy potrafię napisać w VHDL'u pożądany przez Ciebie soft dla XC9572XL ale wydaje mi się, że wówczas Ciebie nie będzie ten temat już interesował. Choć biorąc pod uwagę strukturę danych przesyłanych przez SPDIF i rodzaj kodowania wydaje się , że jest możliwe zrealizowanie odbiornika w jednym XC9572XL nawet gdyby trzeba było odtwarzać data clock za pomocą zewnętrznego układu poza strukturą 9572. Ale już w tej chwili widzę dość poważny problem, mianowicie różne częstotliwości (szybkości) transmisji danych cyfrowych i wydaje się, że bez PLL się nie obędzie a to już jest wystarczającym powodem by z tego zrezygnować bo ilość liczników (i ich długość) na samym wstępie zajmie co najmniej połowę zasobów 9572 a i tak trzeba by było robić zewnętrzny VCO (a cena zakupu wielowejściowego odbiornika Cirrusa w żaden sposób nie zachęca do myślenia o takiej implementacji, no przynajmniej mnie nie zachęca).

Mam nadzieję, że wyjaśniłem dość szczegółowo mój pogląd na kwestię która Ciebie interesuje. Co do Xilinix'a to pisałem (jak widzę nie dość wyraźnie) o XC9572 a nie o XC9572XL (ja naprawdę jestem starej daty i moje zasoby sprzętowe są również starej daty, dotyczy zarówno Xilinix'a jak i procesorów DSP). Jakich "dziwnych odpowiedzi" się w moich postach doszukałeś tego już zupełnie nie wiem, starałem się pisać jasno, prosto i czytelnie.

 

Plan był prosty. Poprawić sekcję wyjściową z odtwarzacza Marantz CD63. Co do konieczności aż takiego tłumienia, to był pomysł wykładowcy mojego, jako rozwiązania maksymalizującego działanie i brzmienie przetwornika. Ja dodałem w pełni symetryczną architekturę, a razem skreśliliśmy indukcyjności z projektu. Jak zerkniesz do schematu tego odtwarzacza, to istotnie jest tam pułapka rezonansowa na te 350kHz (jest w nim 8 krotny OS). Projekt upadł, kiedy wyszedł mi z tego 3 stopniowy układ szóstego rzędu na opampach symetrycznych. Koszt wykonania już mocno wykroczył poza cenę odtwarzacza.

 

A jak w rzeczy samej temat został zakończony ? Doszło do jakiejś realizacji czy wszystko pozostało na papierze ?

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

Masz tu przykład dac-a Konrada (3lite.) :

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

 

Dziękuję raven1985 za ten link, byłem, zapoznałem się, widziałem. Nie chciałbym dyskutować z nieobecnym (jak na razie) autorem tamtego wątku.Nie mniej jednak jestem pod wrażeniem pracowitości i umiejętności zaprezentowanych przez niego. Co więcej postarałem się skonfrontować wyniki osiągnięte przez Kolegę 3lite z artykułem na który się powoływałem już wcześniej w którymś z moich wpisów. Wnioski (moje wnioski) przedstawię o ile autor zechce się upublicznić (w sensie wklejenia tu na forum fotografii, które zapodał na diyaudio.pl do których można by było się odnieść) i poklikać tu w klawiaturę, byłoby fajnie.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[.3lite]

Ja jestem na AS i ten temat czytałem, tylko po poście kolegi raven1985 po prostu nie miałem już co napisać w tym temacie :)

 

Mój DAC wykonuje 16x analogową interpolację liniową, tj. generalnie to o czym pisałeś, tylko zrobione po stronie analogowej. Do tego projektuję sobie filtr cyfrowy sin(x)/x do interpolacji 2-4x na płytce wejściowej z potężniejszym FPGA. W danej chwili miałem zaimplementowany filtr cyfrowy z 1023 tapsami:

 

 

Miejsca na jeszcze więcej tapsów jest dość, spokojnie można dodać większe filtry i co najważniejsze - kilka różnych, można sobie przełączać współczynniki w czasie działania aplikacji.

 

 

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

Ja jestem na AS i ten temat czytałem, tylko po poście kolegi raven1985 po prostu nie miałem już co napisać w tym temacie :)

 

Mógłbyś "wkleić" zrzuty z ekranu Rigol'a ilustrujące różnice pomiędzy "NOS DAC" na pojedynczym AD1865 a 16-krotną interpolowaną liniowo wersją, tz te trzy częstotliwości 1k, 4k i 10kHz ? Wraz z opisem co jest co (sorry, że daję Ci dodatkowe zajęcia). No i nie mogłoby się obyć bez dodatkowych pytań za 100 zł a mianowicie na pierwszej fotce NOS DAC'a widać ewidentnie glitch'e na wyjściu przetwornika natomiast na "analog linear interpolated DAC" już ich nie ma, co jest powodem tej zmiany ? Czy do zrzutu ekranu NOS DAC używałeś jednego z dostępnych na płytce 16-stu DAC'ów czy też była to osobna płytka z jednym tylko egzemplarzem AD'ka i dedykowanym do niego konwerterem I/U ?

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[.3lite]

Mógłbyś "wkleić" zrzuty z ekranu Rigol'a ilustrujące różnice pomiędzy "NOS DAC" na pojedynczym AD1865 a 16-krotną interpolowaną liniowo wersją, tz te trzy częstotliwości 1k, 4k i 10kHz ? Wraz z opisem co jest co (sorry, że daję Ci dodatkowe zajęcia).

 

Teraz może jakieś wykresy względem analogowej interpolacji :)

 

Sinus 1 kHz, 44,1 kHz przy standardowym NOS DAC'u na jednym AD1865N:

 

Sinus 1 kHz, 44,1 kHz przy analogowej interpolacji na 16x AD1865N:

 

Sinus 4 kHz, 44,1 kHz przy standardowym NOS DAC'u na jednym AD1865N:

 

Sinus 4 kHz, 44,1 kHz przy analogowej interpolacji na 16x AD1865N:

 

Sinus 10 kHz, 44,1 kHz przy standardowym NOS DAC'u na jednym AD1865N:

 

Sinus 10 kHz, 44,1 kHz przy analogowej interpolacji na 16x AD1865N:

 

No i nie mogłoby się obyć bez dodatkowych pytań za 100 zł  a mianowicie na pierwszej fotce NOS DAC'a widać ewidentnie glitch'e na wyjściu przetwornika natomiast na "analog linear interpolated DAC" już ich nie ma, co jest powodem tej zmiany ?

 

Rozumiem, że chodzi o schodki na przebiegu sinusa? To normalne, przy częstotliwości próbkowania na poziomie 44,1 kHz mamy 44,1 próbek na okres sinusa 1 kHz. Prąd na wyjściu przetwornika zmienia się zgodnie z próbkami, więc w czasie zatrzaskiwania nowych danych występuje skok prądu do nowej wartości próbki.

 

Dlaczego ich nie ma przy 16x interpolacji liniowej? Są, tylko ich już nie widać, ponieważ zamiast 44,1 próbek na okres, mamy już 705,6 próbek na okres (44,1 x 16). Nowe próbki są na prostej linii względem starych próbek więc sinusy o niższych częstotliwościach wyglądają jakby zostały zrekonstruowane.

 

Chyba, że chodzi o skoki wynikające z indukcyjności, tzw. overshoot. Nic ciekawego, po prostu zmiana wartości amplitudy prądu dla aplikacji NOS jest znacząco wyższa i indukcyjność linii bardziej się rzuca w oczy na oscyloskopie. W czasie interpolacji też są, ale mniejsze, ponieważ amplituda nie musi już robić tak drastycznych skoków.

 

Czy do zrzutu ekranu NOS DAC używałeś jednego z dostępnych na płytce 16-stu DAC'ów czy też była to osobna płytka z jednym tylko egzemplarzem AD'ka i dedykowanym do niego konwerterem I/U ?

 

Nie, po prostu kazałem wszystkim przetwornikom na płytce wyrzucać dokładnie te same dane w tym samym czasie, tj. bez interpolacji. Inaczej pisząc jest to zwykła aplikacja NOS tylko tyle, że jest 16 przetworników, które wyrzucają dane równolegle. Dokładnie to samo będzie z jednym przetwornikiem, tylko tyle, że amplituda prądu będzie 16 razy mniejsza.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[Lech36]

Nowe próbki są na prostej linii względem starych próbek więc sinusy o niższych częstotliwościach wyglądają jakby zostały zrekonstruowane.

W magnetofonie DAT sinus 20 kHz nagrany i odtworzony ma zniekształcenia ~0,03%. Dlaczego ?

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

Rozumiem, że chodzi o schodki na przebiegu sinusa?

 

Nie, schodki to przecież poszczególne stopnie kwantyzacji przetwornika tak jak to opisałeś, to jest oczywiste. Glitch to na niektórych zrzutach ekranu z Rigola (widoczne z dużą amplitudą na ekranach sygnału w wersji NOS DAC a w znacznie stłumionej postaci na interpolowanej wersji tego samego przebiegu) to są te wąskie szpilki występujące na zboczach narastających skierowane w górę a na zboczach opadających skierowane przeciwnie czyli w dół. W związku z tym pytanie brzmi czy jest to efekt działania filtru uśredniającego Rigola czy też występuje uśrednianie na Twojej płytce ? Pytanie o tyle istotne co wskazujące czy jest to problem pomiarowy (a takim przypadku czy można wyłączyć w Rigolu funkcję Average ?) czy też pozytywna cecha (z punktu widzenia eliminacji przez uśrednianie glitch'a przez rozbudowę sekcji analogowej DAC'a) zwielokrotnienia liczby przetworników D/A. Moim zdaniem przyczyna leży po stronie Rigola czyli raczej problem pomiarowy lub niepotrzebnie włączone Averaging ale mogę się mylić.

 

Chyba, że chodzi o skoki wynikające z indukcyjności, tzw. overshoot. Nic ciekawego, po prostu zmiana wartości amplitudy prądu dla aplikacji NOS jest znacząco wyższa i indukcyjność linii bardziej się rzuca w oczy na oscyloskopie. W czasie interpolacji też są, ale mniejsze, ponieważ amplituda nie musi już robić tak drastycznych skoków.

 

Dopiero teraz doczytałem, sugerujesz, że to jest wpływ indukcyjności ścieżek ? Nie zamknięta charakterystyczną rezystancją linia transmisyjna ? Przecież czas narastania prądu wyjściowego w AD1865 nie jest aż taki mały by wpływ nie zamkniętej linii transmisyjnej się aż tak mocno manifestował (ok 100 ns). A poza tym transmitujesz prąd a nie napięcie (tz. biorąc pod uwagę samą ścieżkę jako linię transmisyjną to napięcie zarówno na jej początku jak i na końcu powinno być cały czas równe zeru) to skąd te przerzuty o dużych amplitudach i ich brak ?

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[.3lite]

Pytanie o tyle istotne co wskazujące czy jest to problem pomiarowy (a takim przypadku czy można wyłączyć w Rigolu funkcję Average ?) czy też pozytywna cecha (z punktu widzenia eliminacji przez uśrednianie glitch'a przez rozbudowę sekcji analogowej DAC'a) zwielokrotnienia liczby przetworników D/A. Moim zdaniem przyczyna leży po stronie Rigola czyli raczej problem pomiarowy lub niepotrzebnie włączone Averaging ale mogę się mylić.

 

Chyba, że chodzi o skoki wynikające z indukcyjności, tzw. overshoot. Nic ciekawego, po prostu zmiana wartości amplitudy prądu dla aplikacji NOS jest znacząco wyższa i indukcyjność linii bardziej się rzuca w oczy na oscyloskopie. W czasie interpolacji też są, ale mniejsze, ponieważ amplituda nie musi już robić tak drastycznych skoków.

 

Nie ma co się tym przejmować. To nie jest błąd przetworników a prawdopodobnie sondy oscyloskopu z powodu czasu narastania amplitudy. Mogła to też być wina dużej indukcyjności linii I/V, którego polutowałem wtedy na pająka tylko do pomiarów.

 

Dopiero teraz doczytałem, sugerujesz, że to jest wpływ indukcyjności ścieżek ?

 

Nic nie sugeruję. Nie zastanawiałem się nad tym, ponieważ są to pierdoły wynikające z niedbałości a nie z powodu problemów z przetwornikami.

 

Przecież czas narastania prądu wyjściowego w AD1865 nie jest aż taki mały by wpływ nie zamkniętej linii transmisyjnej się aż tak mocno manifestował (ok 100 ns).

 

Tam jest 16 DAC'ów, które zwiększają amplitudę 16 razy w tym samym czasie co zrobi to jeden przetwornik.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[JarekC]

Masz ten blok, potrafisz napisać - czy nie, pytanie jest proste, jeżeli będzie mnie stać to kupię.

Nie masz - nie krąż wymyślając coraz dziwniejsze odpowiedzi.

Widocznie mam powód, aby ten odbiornik mieć w tanim i małym CPLD, bo w FPGA to nie jest problem.

Xilinx nie wspomina, by zaprzestał produkcji tych układów (XC9572XL) , jeszcze długo będą dostępne w wersji dla przemysłu samochodowego (jeżeli jest inaczej to podaj notę EOL), ale jak chcesz nowszy to może być nawet 5M80 Altery, bo dalej jest to uzasadnione ekonomicznie. WM8804 był dostępny do czasu przejęcia Wolfsona przez Cirrusa, dzisiaj jego cena jest absurdalna, dodatkowo sporo dystrybutorów wycofało się z jego dystrybucji, a z niepewnych źródeł można kupić po kilka sztuk.

Koniec ot.

 

Stosowałem WM8804 w moim projekcie konwertera USB->SPDI/F i wtedy ceny były OK.

Po przeczytaniu Twojego posta sprawdziłem jak to wygląda teraz i rzeczywiście cena skoczyła o co najmniej 200%.

Szkoda bo lubiłem WM8804/WM8805.

Wygląda że Cirrus promuje swoje konstrukcje CS8406/8416.

Tak to jest gdy łącza się firmy z podobnym profilem produkcji.

Ciekawe jak się rozwinie sytuacja Atmela po przejęciu przez Microchipa.

 

A wracając do tematu to projekt odbiornika SPDI/F -> I2S w VHDLu jest dostępny tutaj:

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

Podstawowa wersja mieści się w XC9572XL-5.

Licencja LGPL.

 

Pozdrawiam

JarekC

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[.3lite]

A wracając do tematu to projekt odbiornika SPDI/F -> I2S w VHDLu jest dostępny tutaj:

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą ) />Podstawowa wersja mieści się w XC9572XL-5.<br />Licencja LGPL.

 

Przerabiałem to wiele razy. Prosty odbiornik SPDIF nie jest problem zmieścić na XC9572XL, ale teraz spróbuj odwrócić kolejność bitów (w SPDIF pierwszy jest LSB, a w I2S jest to MSB) no i nie zapomnij jeszcze wygenerować MCLK :) Proste rzeczy, ale zajmują wystarczająco dużo miejsca aby przekroczyć dostępną pamięć (72 bity, jeden flip-flop na macrocell).

 

Mając dwa takie układy już spokojnie można to ogarnąć.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[JarekC]

Przerabiałem to wiele razy. Prosty odbiornik SPDIF nie jest problem zmieścić na XC9572XL, ale teraz spróbuj odwrócić kolejność bitów (w SPDIF pierwszy jest LSB, a w I2S jest to MSB) no i nie zapomnij jeszcze wygenerować MCLK :) Proste rzeczy, ale zajmują wystarczająco dużo miejsca aby przekroczyć dostępną pamięć (72 bity, jeden flip-flop na macrocell).

 

Mając dwa takie układy już spokojnie można to ogarnąć.

 

Następny jest XC95144XL przy czym już będzie droższy niż WM8804.

Wg mnie i tak największym problemem będzie uzyskanie niskiego jittera odzyskanego zegara.

Pakowanie odbiornika do FPGA ma sens gdy SPDIF będzie tylko cząstką większego systemu upakowanego do FPGA.

 

CPLD typu XC95xxx bardziej nadaję się do budowy tzw "glue logic"

Chociaż popełniłem kiedyś kontroler VGA właśnie na XC95144 ,wykorzystane 143 makrocele :)

 

Z niedrogich odbiorników SPDIF mamy jeszcze AK4118.

 

Pozdrawiam

JarekC

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[.3lite]

Następny jest XC95144XL przy czym już będzie droższy niż WM8804.

 

Tutaj już można coś zrobić, ale cena zbliża się do XC3S50A, który jednak da nam znacząco więcej możliwości.

 

Pakowanie odbiornika do FPGA ma sens gdy SPDIF będzie tylko cząstką większego systemu upakowanego do FPGA.

 

No i chyba czasami lepiej tak zrobić. Można sobie od razu glue logic zrobić :)

 

Wg mnie i tak największym problemem będzie uzyskanie niskiego jittera odzyskanego zegara.

 

Ja bym się tym nie martwił :) Dopóki zmiana LRCLK nie nachodzi na zbocze narastające od BCLK i jest w stanie jasnym przed takim zboczem, to nie ma problemu.

 

To, że BCLK sobie lata o jakieś tam dziesiętne części w lewo i prawo nie robi żadnej różnicy, nawet sonicznej. W końcu wyjdzie z tego rozkład gaussa i średnia będzie na wyznaczonym poziomie. Moim zdaniem niektórzy przejmują się tym niepotrzebnie. Oczywiście zakładamy też, że BCLK nie nachodzi na zmiany na linii DATA.

 

CPLD typu XC95xxx bardziej nadaję się do budowy tzw "glue logic"

Chociaż popełniłem kiedyś kontroler VGA właśnie na XC95144 ,wykorzystane 143 makrocele :)

 

Zgadzam się :) No i muszę się przyznać, że jednym z moich pierwszych projektów także był kontroler VGA :P

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

Wg mnie i tak największym problemem będzie uzyskanie niskiego jittera odzyskanego zegara.

Chociaż popełniłem kiedyś kontroler VGA właśnie na XC95144 ,wykorzystane 143 makrocele :)

 

Panowie pytanie nowicjusza, czy ma ktoś soft na starą serię Xilinx'a XC5202, XC5204, XC5210, XC5215 ? Chodzi mi o dawną (z lat 90) wersję oprogramowania, te nowsze nie obsługują już ponoć tej serii.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[Gość traxman]

A wracając do tematu to projekt odbiornika SPDI/F -> I2S w VHDLu jest dostępny tutaj: http://opencores.org/project,aes3rx

Dzięki za link, oglądałem to wcześniej, ale niestety nie spełnia to wszystkich wymagań. Ja powoli odchodzę od Xilinxa, który przestał rozwijać CPLD - na rzecz Altery, która ma całkiem fajne rodziny 5 i 10, ze sporo większymi zasobami w miarę znośnej cenie i akceptowalnych obudowach - ale robię to powoli bo jeszcze XC mam na stanie i a wiadomo jak rozwinie się Altera po przejęciu przez Intela.

Jak widać w przypadku Wolfsona przejęcia są na niekorzyść odbiorcy końcowego...

Tymczasem, co się da odbieram przez DSP, bo i tak potem robi z sygnałem brudną robotę - brakuje mi tylko ADAU170x z wbudowanym SPDIF dla tanich konstrukcji.

[raven1985]

Napisz (dużo !) proszę jakie wnioski można było z tych eksperymentów wysnuć ? To jest właśnie to co chciałbym przeczytać, konkrety please

Dużo nie napisze bo to dawano było :)

Projekt zakończył życie wcześniej niż planowałem. Spaliłem DSP i programator źle podłączając zasilanie a gdy po czasie (po 1.5 roku jakoś :) ) do tego wróciłem to się okazało, że musiał bym cały soft robić od początku więc płytka do dziś sobie leży i czeka na lepsze czasy .

Różnice są słyszalne ale nie spektakularne .

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[raven1985]

W magnetofonie DAT sinus 20 kHz nagrany i odtworzony ma zniekształcenia ~0,03%. Dlaczego ?

W tym dacu jak by był odpowiedni filtr na wyjściu w trybie NOS było pewnie poniżej 0.003% :)

Schodki są widoczne tylko dlatego, że nie ma filtru antyaliasingowego który bez żadnego nad próbkowania analogowo był by trudny do zrealizowania (chociaż możliwy tylko bardzo kosztowny ).

 

Glitch

Raczej pomiarowy lub samego I/V .

Przetwornik z takim poziomem glitch-y był by raczej bezużyteczny .

 

Swoją drogą istotną zaletą takiej analogowej interpolacji jest właśnie zmniejszenie glitch-y przetwornika bo działa on z 1xfs a nie 16xfs . Glitch-e przetwornika rosną wraz z częstotliwością próbkowania .

 

Tak to jest gdy łącza się firmy z podobnym profilem produkcji.

Podobnie było jak TI wchłonął NS sporo fajnych wzmacniaczy operacyjnych trafiło na listę EOL :(.

Odpowiedniki z TI są droższe i mniej popularne u nas .

 

Wg mnie i tak największym problemem będzie uzyskanie niskiego jittera odzyskanego zegara.

Tak to jest spory problem .

Można wykorzystać scalony syntezer jak np. CS2200 + FIFO ale to specjalizowany scalak i nie tani .

DDS też wchodzi w grę .

2 metodą jest duże FIFO na SRAM-ie i puszczenie wszystkiego na lokalnym zegarze bez odzyskiwania z spdif .

Tylko znowu koszty i wcześniej czy później się to FIFO rozjedzie .

Taniej kupić WM.

Można oczywiście też budować PLL czy przestrajany VCO na piechotę ale raczej ciężko bez specjalistycznego sprzętu zweryfikować jakość generowanego clocka.

 

Pakowanie odbiornika do FPGA ma sens gdy SPDIF będzie tylko cząstką większego systemu upakowanego do FPGA

Zwykle i tak potem jest jakiś DAC który trzeba konfigurować przez I2C czy SPI , jakiś UI dla użytkownika itp.

Zamiast kłaść uC można wykorzystać zasoby FPGA więc ostatecznie może się to opłacać .

 

Ja bym się tym nie martwił :)

Zależy od konkretnego przypadku .

Gdy zegar z spdif taktuje przetwornik to jest problem .

A tak jest praktycznie zawsze w typowym scenariusszu odbiornik spdif + kość DAC .

Jitter nie będzie losowy tylko skorelowany z danymi a nawet jak będzie to i tak będzie miał wpływ na SNR przetwornika i pracę filtrów FIR .

Mniej w twoim przetworniku bo to po pierwsze drabinkowy, po drugie pracuje na 1xfs .

Natomiast na osiągi przetworników delta-sigma może mieć spory wpływ .

Jitter wysokoczęstotliwościowy od razu będzie widoczny na pomiarach SNR natomiast nisko częstotliwościowy już bezpośrednio nie a może najwięcej narozrabiać .

Prze symuluj sobie twój FIR z jitter-em na zegarze . Zobaczysz, że już stosunkowo nie duży zabije tłumienie filtru .

Konwertery częstotliwości próbkowania nie rozwiązują problemu bo muszą mieć też niski jitter na wejściu .

Bo wysokoczęstotliwościowy odfiltrują ale ten nisko (i swój własny ) wbudują na stałe w dane .

Znalezienie transportu z kilkoma ns jitter-a na spdif nie stanowi problemu .

Zastosowanie TOSLINKA nawet gwarantuje taki poziom .

Spektrum jitter-a można nawet użyć do identyfikacji poszczególnych modeli transportów :).

 

Klasyczny artykuł :

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

A simple model of jitter error audibility has shown that white jitter noise of up to 180 ps can be tolerated in a DAC, but that even lower levels of sinusoidal jitter may be audible.

 

WM tanio i elegancko rozwiązywały cały problem .

 

Panowie pytanie nowicjusza, czy ma ktoś soft na starą serię Xilinx'a XC5202, XC5204, XC5210, XC5215 ? Chodzi mi o dawną (z lat 90) wersję oprogramowania, te nowsze nie obsługują już ponoć tej serii.

Raczej odpuść sobie te starocie .

Stracisz więcej czasu na zmuszenie ich do pracy niż są wartę .

Lubie starą elektronikę ale od jakiegoś czasu zdecydowanie wolę na nią patrzeć niż coś z nią robić :)

niekorzyść odbiorcy końcowego...

Nie sądzę żeby cokolwiek dobrego z tego wyszło szczególnie dla małych odbiorców i indywidualnych dłubaczy .

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[Lech36]

W tym dacu jak by był odpowiedni filtr na wyjściu w trybie NOS było pewnie poniżej 0.003% :)

Schodki są widoczne tylko dlatego, że nie ma filtru antyaliasingowego który bez żadnego nad próbkowania analogowo był by trudny do zrealizowania (chociaż możliwy tylko bardzo kosztowny ).

Wiem, ale dzięki za wyjaśnienie. Może się przydać innym.

Zniekształcenia tego DAT określiłem orientacyjnie bo używałem miernika dla którego to był kres pomiarowy dlatego precyzyjniej było napisać że h<0,03%.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[.3lite]

2 metodą jest duże FIFO na SRAM-ie i puszczenie wszystkiego na lokalnym zegarze bez odzyskiwania z spdif .<br />Tylko znowu koszty i wcześniej czy później się to FIFO rozjedzie .

 

Pewnie pamiętasz, że robiłem to samo, tj. odzyskiwałem dane z SPDIF i przerzucałem je na FIFO aby potem asynchronicznie wyrzucać.

 

Z powodu faktu, że nie jest to takie proste, dałem sobie na razie spokój. Może kiedyś coś wymyślę.

 

Prze symuluj sobie twój FIR z jitter-em na zegarze . Zobaczysz, że już stosunkowo nie duży zabije tłumienie filtru .

 

Dzięki. Poszukam, poczytam, zobaczę :P

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

Stosowanie aproksymacji liniowej nie usuwa podstawowego problemu jakim jest konieczność zastosowania analogowego brick wall filtru

mającego częstotliwość odcięcia 22 050 Hz za przetwornikiem C/A chyba, że zastosujemy filtr cyfrowy o pożądanych parametrach przed

przetwornikiem C/A.

 

Widać to ewidentnie na zamieszczonych przez 3lite zrzutach ekranów z oscyloskopu, przy częstotliwości sygnału 1kHz gdzie mamy około

44 próbki na okres interpolowanie szesnastokrotne, w tym przypadku analogowe choć zastosowanie interpolacji w domenie cyfrowej

nie będzie mieć kompletnie żadnego wpływu na kształt sygnału, jest skuteczne ale już przy częstotliwości sygnału 4kHz zaczynają być

widoczne zniekształcenia wierzchołków sinusoidy natomiast przy 10kHz sinusoida jest aproksymowana odcinkami prostych o zmiennym

nachyleniu.

 

Te grafiki tylko potwierdzają to co napisali Panowie Schafer i Rabiner w artykule z 1973 roku:

 

"We recall that purpose of the interpolation filter is to remove the images of the signal spectrum that are centered at integer multiples of 2π/T,

while leaving the frequencies below π/T unaltered. It can be seen form Fig.6, that linear interpolation achieves significant attenuation in only

a very small region around each integer multiple of 2π/T. Specifically, attenuation is 40dB or greater in the band of width 0.35π/T centered at

2π/T, 4π/T, etc. Thus it seems reasonable to note that linear interpolation is appropriate only if the original sampling rate is many times the

Nyquist rate."

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[raven1985]

linear interpolation is appropriate only if the original sampling rate is many times the

Nyquist rate

W tym wypadu jest x16 . Powinien wystarczyć filtr 2 rzędu do dokończenia dzieła :)

Nie wiem więc po co chciałeś robić liniową interpolację cyfrowo .

analogowo ma to pewne zalety natomiast cyfrowo lepiej zrobić sin(x)/x.

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[trouvere]

W tym wypadu jest x16 . Powinien wystarczyć filtr 2 rzędu do dokończenia dzieła :)

 

Nie wystarczy bo

 

It can be seen form Fig.6, that linear interpolation achieves significant attenuation in only

a very small region around each integer multiple of 2π/T. Specifically, attenuation is 40dB or greater in the band of width 0.35π/T centered at

2π/T, 4π/T, etc.

 

Nie wiem więc po co chciałeś robić liniową interpolację cyfrowo .

 

Żeby nie mnożyć liczby przetworników C/A bo oprócz zwiększenia powierzchni płytki drukowanej i zwiększenia kosztów nie przynosi to żadnych realnych korzyści, interpolacja liniowa realizowana na drodze analogowej nie ma wbrew pozorom żadnych ukrytych "pewnych zalet". Moim zamiarem była realizacja w następującej

postaci : filtr cyfrowy (linear phase, 8x oversampling) + interpolacja liniowa + DAC + filtr analogowy 2 rzędu, dlaczego tak ?

 

FIR filters considerations

These filters can be designed with arbitrarily small values for passband ripple, stopband ripple, and transition bandwidth , at the cost of

increased impulse response duration.

Impulse response constraints

A reasonable requirement on the interpolation filter is that the values of the output at the original sampling times be the same the original

samples.

 

"That's all Folks !"

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

[(nie)przecietniak]

Przepraszam za OT, czy mógłby ktoś z Szanownego kompetentnego grona tutaj zaglądającego (a mam na myśli każdego, kto czuje się merytorycznie na siłach) , odpowiedzieć krótko jako laikowi na moje pytanie zadane w tym

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą ) (i pozostające bez odpowiedzi) w dziale PC Audio w wątku dot. konwerterów USB-Spdif ?

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )

Ukryta Zawartość

Zaloguj się, aby zobaczyć treść.

Zaloguj się, aby zobaczyć treść (możliwe logowanie za pomocą )